位相同期回路（PLL）は、本質的には、別の信号の周波数、より重要なことには、その周波数の分周や逓倍に一致させようとするオシレーターです。最も一般的な使い方は、入力される基準信号よりもはるかに高い周波数を作ることです。たとえば、入力クロックのテンポの2倍、4倍、8倍、あるいはそれ以上のクロックを出力できるタイミングモジュールや、入力されたピッチの整数倍にロックされた非常に高い周波数のオシレーター（たとえば、スイッチト・キャパシター・フィルターのような特殊な回路を駆動するためのもの）などがあります。
問題でもあり見どころでもあるのは、PLLが入力された基準ピッチの変化を、正確かつ厳密に追従するのは非常に難しいということです。回路（位相比較器）が入力とPLLのオシレーターの違いを検出し、そのオシレーターに電圧の変化を送る必要があります。この電圧は通常、スルー回路やフィルター回路でならされ、差分に含まれるノイズや小さな揺らぎが取り除かれます。そのため、PLLは入力信号の変化に対して遅れる傾向があります。
PLLの内部の仕組みをユーザーに公開しているモジュールの例としては、Doepfer A-196やWMD Synchrodyneがあります（下のリンクを参照）。4ms Quad Clock Distributorのようなクロックモジュールは、タイミング信号に内蔵のPLLを応用した好例です。
